Logic Synthesis and SOC Prototyping: RTL Design using VHDL - Vaibbhav Taraate - Boeken - Springer Verlag, Singapore - 9789811513169 - 30 januari 2021
Indien omslag en titel niet overeenkomen, is de titel correct

Vaibbhav Taraate
Logic Synthesis and SOC Prototyping: RTL Design using VHDL 2020 edition

Prijs
€ 81,49

Besteld in een afgelegen magazijn

Verwachte levering 1 - 9 jan. 2026
Kerstcadeautjes kunnen tot en met 31 januari worden ingewisseld

Onze klanten zeggen:

14 dagen retourrecht in overeenstemming met de Europese consumentenbeschermingswetgeving
Topnotering op Trustpilot
Voeg toe aan uw iMusic-verlanglijst

This book describes RTL design, synthesis, and timing closure strategies for SOC blocks. It covers high-level RTL design scenarios and challenges for SOC design. The book covers the Synopsys DC, PT commands, and use of them to constraint and to optimize SOC design.

251 pages, XIX, 251 p.

Media Boeken     Paperback Book   (Boek met zachte kaft en gelijmde rug)
Vrijgegeven 30 januari 2021
ISBN13 9789811513169
Uitgevers Springer Verlag, Singapore
Pagina's 251
Afmetingen 150 × 220 × 10 mm   ·   500 g

Meer door Vaibbhav Taraate

Alles tonen

Bekijk alles van Vaibbhav Taraate ( bijv. Paperback Book en Hardcover Book )